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集成電路的設(shè)計方法及步驟范文第1篇

關(guān)鍵詞：版圖設(shè)計；九天EDA系統(tǒng)；D觸發(fā)器

Full-Custom Layout Design Based on the Platform

of Zeni EDA System

YANG Yi-zhong , XIE Guang-jun, Dai Cong-yin

（Dept. of Applied Physics, Hefei University of Technology, Hefei 230009, China）

Abstract: Layout of D flip-flop based on some basic units such as inverter has been designed by using platform of Zeni EDA software system produced by China Integrated Circuit Design Center, adopting 0.6um Si-gate CMOS process, following a full-custom IC design flow of back-end, i.e. the construction of basic cell libraries, placement & routing and then layout verification, which is used for data collection unit. Layout design technique about elementary logic gate of digital circuit has been discussed in detail. The layout has been used in an IC. The result shows that design using Zeni EDA software system satisfies design requirement exactly.

Key words: layout design; Zeni EDA system; D flip-flop

1引言

集成電路（Integrated Circuit，IC）把成千上萬的電子元件包括晶體管、電阻、電容甚至電感集成在一個微小的芯片上。集成電路版圖設(shè)計的合理與否、正確與否直接影響到集成電路產(chǎn)品的最終性能[1]。目前，集成電路版圖設(shè)計的EDA （ Electronic Design Automation）工具較多，但主流的集成電路版圖設(shè)計的EDA工具價格昂貴，而我國自主開發(fā)的九天EDA系統(tǒng)，具有很高的性價比，為我們提供了理想的集成電路設(shè)計工具。

2基本概念

2.1 版圖

版圖是將三維的立體結(jié)構(gòu)轉(zhuǎn)換為二維平面上的幾何圖形的設(shè)計過程，是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。它包括了電路尺寸、各層拓?fù)涠x等器件的相關(guān)物理信息，是設(shè)計者交付給代工廠的最終輸出。

2.2 版圖設(shè)計

它將電路設(shè)計中的每一個元器件包括晶體管、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。主要包括圖形劃分、版圖規(guī)劃、布局布線及壓縮等步驟[2]。版圖設(shè)計是實(shí)現(xiàn)集成電路制造的必不可少的環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且會在一定程度上影響集成電路的性能、面積、成本與功耗及可靠性等[3]。版圖設(shè)計是集成電路從設(shè)計走向制造的橋梁。

2.3 集成電路版圖實(shí)現(xiàn)方法

集成電路版圖實(shí)現(xiàn)方法可以分為全定制（Full-Custom）設(shè)計和半定制（Semi-Custom）設(shè)計[4]。半定制設(shè)計方法包括門陣列設(shè)計方法、門海設(shè)計方法、標(biāo)準(zhǔn)單元設(shè)計方法、積木塊設(shè)計方法及可編程邏輯器件設(shè)計方法等。全定制設(shè)計方法是利用人機(jī)交互圖形系統(tǒng)，由版圖設(shè)計人員從每一個半導(dǎo)體器件的圖形、尺寸開始設(shè)計，直至整個版圖的布局和布線。全定制設(shè)計的特點(diǎn)是針對每一個元件進(jìn)行電路參數(shù)和版圖參數(shù)的優(yōu)化，可以得到最佳的性能以及最小的芯片尺寸，有利于提高集成度和降低生產(chǎn)成本。隨著設(shè)計自動化的不斷進(jìn)步，全定制設(shè)計所占比例逐年下降[5]。

3九天EDA系統(tǒng)簡介

華大電子推廣的應(yīng)用的九天EDA系統(tǒng)是我國自主研發(fā)的大規(guī)模集成電路設(shè)計EDA工具，與國際上主流EDA系統(tǒng)兼容，支持百萬門級的集成電路設(shè)計規(guī)模，可進(jìn)行國際通用的標(biāo)準(zhǔn)數(shù)據(jù)格式轉(zhuǎn)換，它已經(jīng)在商業(yè)化的集成電路設(shè)計公司以及東南大學(xué)等國內(nèi)二十多所高校中得到了應(yīng)用，特別是在模擬和高速集成電路的設(shè)計中發(fā)揮了作用，成功開發(fā)出了許多實(shí)用的集成電路芯片[6]。其主要包括下面幾個部分[7]：ZeniSE（ Schematic Editor）原理圖編輯工具，它可以進(jìn)行EDIF格式轉(zhuǎn)換，支持第三方的Spice仿真嵌入； ） ZeniPDT （ Physical Design Tool）版圖編輯工具；它能提供多層次、多視窗、多單元的版圖編輯功能，同時能夠支持百萬門規(guī)模的版圖編輯操作；ZeniVERI （ Physical Design Verification Tools）版圖驗(yàn)證工具它可以進(jìn)行幾何設(shè)計規(guī)則檢查（DRC） 、電學(xué)規(guī)則檢查（ ERC） 及邏輯圖網(wǎng)表和版圖網(wǎng)表比較（LVS）等。

版圖設(shè)計用到的工具模塊是ZeniPDT，它具備層次化編輯和在線設(shè)計規(guī)則檢查能力，并提供標(biāo)準(zhǔn)數(shù)據(jù)寫出接口。其設(shè)計流程如圖1所示[8]，

4設(shè)計實(shí)例

任何一個CMOS數(shù)字電路系統(tǒng)都是由一些基本的邏輯單元（非門、與非門、或非門等）組成，而基本單元版圖的設(shè)計是基于晶體管級的電路圖設(shè)計的。因而在版圖設(shè)計中，主要涉及到如何設(shè)計掩膜版的形狀、如何排列晶體管、接觸孔的位置的安排以及信號引線的位置安排等。以下以一個用于數(shù)據(jù)采集的D觸發(fā)器為例進(jìn)行設(shè)計。

4.1 D觸發(fā)器電路圖及工作原理

D觸發(fā)器電路圖，如圖2所示，此電路圖是通過九天EDA系統(tǒng)工具的ZSE模塊構(gòu)建的，其基本工作原理是：首先設(shè)置CLB=1。當(dāng)時鐘信號CLK=0時，DATA信號通過導(dǎo)通的TG1進(jìn)入主寄存器單元，從寄存器由于TG4的導(dǎo)通而形成閉合環(huán)路，鎖存原來的信號，維持輸出信號不變。當(dāng)CLK從0跳變到1時，主寄存器單元由于TG2的導(dǎo)通而形成閉合回路，鎖存住上半拍輸入的DATA信號，這個信號同時又通過TG3經(jīng)一個與非門和一個反相器到達(dá)Q端輸出。當(dāng)CLK再從1跳變到0時，D觸發(fā)器又進(jìn)入輸入信號并鎖存原來的輸出狀態(tài)。對于記憶單元有時必須進(jìn)行設(shè)置，電路中的CLB信號就擔(dān)當(dāng)了觸發(fā)器置0 的任務(wù)。當(dāng)CLB=0時，兩個與非門的輸出被強(qiáng)制置到1，不論時鐘處于0還是1，輸出端Q均被置為0。

4.2 D觸發(fā)器子單元版圖設(shè)計

圖2所示的D觸發(fā)器由五個反相器、兩個與非門、兩個傳輸門和兩個鐘控反相器組成。選擇適當(dāng)?shù)倪壿嬮T單元版圖，用這些單元模塊構(gòu)成D觸發(fā)器。

對于全定制的集成電路版圖設(shè)計，需要工作平臺，包括設(shè)計硬件、設(shè)計使用的EDA軟件以及版圖設(shè)計的工藝文件和規(guī)則文件。此D觸發(fā)器的設(shè)計硬件是一臺SUN Ultra10工作站，設(shè)計軟件是九天EDA系統(tǒng)，采用0.6um硅柵CMOS工藝。

CMOS反相器是數(shù)字電路中最基本單元，由一對互補(bǔ)的MOS管組成。上面為PMOS管（負(fù)載管），下面為NMOS管（驅(qū)動管）。由反相器電路的邏輯“非”功能可以擴(kuò)展出“與非”、“或非”等基本邏輯電路，進(jìn)而得到各種組合邏輯電路和時序邏輯電路。

在電路圖中，各器件端點(diǎn)之間所畫的線表示連線，可以用兩條線的簡單交叉來表示。但對于具體的物理版圖設(shè)計，必須關(guān)心不同連線層之間物理上的相互關(guān)系。在硅CMOS工藝中，不能把N型和 P型擴(kuò)散區(qū)直接連接。因此，在物理結(jié)構(gòu)上必須有一種實(shí)現(xiàn)簡單的漏極之間的連接方法。例如，在物理版圖中至少需要一條連線和兩個接觸孔。這條連線通常采用金屬線?？傻萌鐖D3（a）所示的反相器的局部的符號電路版圖。同理，可以通過金屬線和接觸孔制作MOS管源端連接到電源VDD和地VSS的簡單連線，如圖3（b）所示。電源線和地線通常采用金屬線，柵極連接可以用簡單的多晶硅條制作。圖3（c）給出了最后的符號電路版圖。

通過九天版圖設(shè)計工具繪制的反相器版圖如圖4所示。其他基本單元的版圖可依此建立。

4.3 D觸發(fā)器版圖設(shè)計

先建立一個名為DFF的庫，然后把建立的各個單元版圖保存在DFF庫中，同時在庫中建立名為dff的新單元。調(diào)用各子單元，并進(jìn)行相應(yīng)D觸發(fā)器的版圖布局，接著就是單元間的連線。主要用到的層是金屬1、金屬2和多晶硅進(jìn)行連接布線。接觸孔是用來連接有源區(qū)和金屬1，通孔用來連接金屬1和金屬2，多晶硅和多晶硅以及相同層金屬之間可以直接連接。版圖設(shè)計完成后，再利用版圖驗(yàn)證工具ZeniVERI對該版圖進(jìn)行了版圖驗(yàn)證。最后，經(jīng)過驗(yàn)證后D觸發(fā)器的版圖如圖5所示。

5結(jié)語

在分析CMOS 0.6um設(shè)計規(guī)則和工藝文件后，采用九天EDA系統(tǒng)，以D觸發(fā)器為例進(jìn)行了版圖設(shè)計。實(shí)踐表明，九天EDA系統(tǒng)工具具有很好的界面和處理能力。該版圖已用于相關(guān)芯片的設(shè)計中，設(shè)計的D觸發(fā)器完全符合設(shè)計要求。

參考文獻(xiàn)

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[2] 程未, 馮勇建, 楊涵. 集成電路版圖（layout） 設(shè)計方法與實(shí)例[J]. 現(xiàn)代電子技術(shù), 2003, 26 （3） : 75-78.

[3] 王兆勇, 胡子陽, 鄭楊. 自動布局布線及驗(yàn)證研究[J]. 微處理機(jī), 2008,1:3132.

[4] 王志功, 景為平. 集成電路設(shè)計技術(shù)與工具[M]. 南京:東南大學(xué)出版社, 2007:6-11.

[5] Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolic. 周潤德譯. 數(shù)字集成電路――電路、系統(tǒng)與設(shè)計（第二版）[M], 北京:電子工業(yè)出版社, 2006, 48-51.

[6] 易茂祥, 毛劍波, 楊明武等. 基于華大EDA軟件的實(shí)驗(yàn)教學(xué)研究[J]. 實(shí)驗(yàn)科學(xué)與技術(shù), 2006, 5:71-72.

[7] China Integrated Circuit Design Center. Zeni Manual Version 3.2, 2004.

[8] 施敏, 徐晨. 基于九天EDA系統(tǒng)的集成電路版圖設(shè)計[J]. 南通工學(xué)院學(xué)報（自然科學(xué)版） , 2004, 3 （4）:101-103.

集成電路的設(shè)計方法及步驟范文第2篇

 

集成電路(IntegratedCircuit)產(chǎn)業(yè)是典型的知識密集型、技術(shù)密集型、資本密集和人才密集型的高科技產(chǎn)業(yè)，是關(guān)系國民經(jīng)濟(jì)和社會發(fā)展全局的基礎(chǔ)性、先導(dǎo)性和戰(zhàn)略性產(chǎn)業(yè)，是新一代信息技術(shù)產(chǎn)業(yè)發(fā)展的核心和關(guān)鍵，對其他產(chǎn)業(yè)的發(fā)展具有巨大的支撐作用。經(jīng)過30多年的發(fā)展，我國集成電路產(chǎn)業(yè)已初步形成了設(shè)計、芯片制造和封測三業(yè)并舉的發(fā)展格局，產(chǎn)業(yè)鏈基本形成。但與國際先進(jìn)水平相比，我國集成電路產(chǎn)業(yè)還存在發(fā)展基礎(chǔ)較為薄弱、企業(yè)科技創(chuàng)新和自我發(fā)展能力不強(qiáng)、應(yīng)用開發(fā)水平急待提高、產(chǎn)業(yè)鏈有待完善等問題。在集成電路產(chǎn)業(yè)中，集成電路設(shè)計是整個產(chǎn)業(yè)的龍頭和靈魂。而我國集成電路設(shè)計產(chǎn)業(yè)的發(fā)展遠(yuǎn)滯后于計算機(jī)與通信產(chǎn)業(yè)，集成電路設(shè)計人才嚴(yán)重匱乏，已成為制約行業(yè)發(fā)展的瓶頸。因此，培養(yǎng)大量高水平的集成電路設(shè)計人才，是當(dāng)前集成電路產(chǎn)業(yè)發(fā)展中一個亟待解決的問題，也是高校微電子等相關(guān)專業(yè)改革和發(fā)展的機(jī)遇和挑戰(zhàn)。[1_4]

 

一、集成電路版圖設(shè)計軟件平臺

 

為了滿足新形勢下集成電路人才培養(yǎng)和科學(xué)研究的需要，合肥工業(yè)大學(xué)(以下簡稱"我?！睆?005年起借助于大學(xué)計劃。我校相繼開設(shè)了與集成電路設(shè)計密切相關(guān)的本科課程，如集成電路設(shè)計基礎(chǔ)、模擬集成電路設(shè)計、集成電路版圖設(shè)計與驗(yàn)證、超大規(guī)模集成電路設(shè)計 、 ASIC設(shè)計方法、硬件描述語言等。同時對課程體系進(jìn)行了修訂，注意相關(guān)課程之間相互銜接，關(guān)鍵內(nèi)容不遺漏，突出集成電路設(shè)計能力的培養(yǎng)，通過對課程內(nèi)容的精選、重組和充實(shí)，結(jié)合實(shí)驗(yàn)教學(xué)環(huán)節(jié)的開展，構(gòu)成了系統(tǒng)的集成電路設(shè)計教學(xué)過程。56]

 

集成電路設(shè)計從實(shí)現(xiàn)方法上可以分為三種：全定制(fullcustom)、半定制(Semi-custom)和基于FPGA/CPLD可編程器件設(shè)計。全定制集成電路設(shè)計，特別是其后端的版圖設(shè)計,涵蓋了微電子學(xué)、電路理論、計算機(jī)圖形學(xué)等諸多學(xué)科的基礎(chǔ)理論，這是微電子學(xué)專業(yè)的辦學(xué)重要特色和人才培養(yǎng)重點(diǎn)方向，目的是給本科專業(yè)學(xué)生打下堅實(shí)的設(shè)計理論基礎(chǔ)。

 

在集成電路版圖設(shè)計的教學(xué)中，采用的是中電華大電子設(shè)計公司設(shè)計開發(fā)的九天EDA軟件系統(tǒng)(ZeniEDASystem),這是中國唯1的具有自主知識產(chǎn)權(quán)的EDA工具軟件。該軟件與國際上流行的EDA系統(tǒng)兼容，支持百萬門級的集成電路設(shè)計規(guī)模，可進(jìn)行國際通用的標(biāo)準(zhǔn)數(shù)據(jù)格式轉(zhuǎn)換，它的某些功能如版圖編輯、驗(yàn)證等已經(jīng)與國際產(chǎn)品相當(dāng)甚至更優(yōu)，已經(jīng)在商業(yè)化的集成電路設(shè)計公司以及東南大學(xué)等國內(nèi)二十多所高校中得到了應(yīng)用，特別是在模擬和高速集成電路的設(shè)計中發(fā)揮了強(qiáng)大的功能，并成功開發(fā)出了許多實(shí)用的集成電路芯片。

 

九天EDA軟件系統(tǒng)包括設(shè)計管理器，原理圖編輯器，版圖編輯工具，版圖驗(yàn)證工具，層次版圖設(shè)計規(guī)則檢查工具，寄生參數(shù)提取工具，信號完整性分析工具等幾個主要模塊，實(shí)現(xiàn)了從集成電路電路原理圖到版圖的整個設(shè)計流程。

 

二、集成電路版圖設(shè)計的教學(xué)目標(biāo)

 

根據(jù)培養(yǎng)目標(biāo)結(jié)合九天EDA軟件的功能特點(diǎn)，在本科生三年級下半學(xué)期開設(shè)了為期一周的以九天EDA軟件為工具的集成電路版圖設(shè)計課程。

 

在集成電路版圖設(shè)計的教學(xué)中，首先對集成電路設(shè)計的_些相關(guān)知識進(jìn)行回顧，介紹版圖設(shè)計的基礎(chǔ)知識，如集成電路設(shè)計流程，CMOS基本工藝過程，版圖的基本概念，版圖的相關(guān)物理知識及物理結(jié)構(gòu)，版圖設(shè)計的基本流程，版圖的總體設(shè)計，布局規(guī)劃以及標(biāo)準(zhǔn)單元的版圖設(shè)計等。然后結(jié)合上機(jī)實(shí)驗(yàn)，講解Unix和Linux操作系統(tǒng)的常用命令，詳細(xì)闡述基于標(biāo)準(zhǔn)單元庫的版圖設(shè)計流程，指導(dǎo)學(xué)生使用ZeniSE繪制電路原理圖，使用ZeniPDT進(jìn)行NMOS/PMOS以及反相器的簡單版圖設(shè)計。在此基礎(chǔ)上，讓學(xué)生自主選擇_些較為復(fù)雜的單元電路進(jìn)行設(shè)計，如數(shù)據(jù)選擇器、MOS差分放大器電路、二四譯碼器、基本RS觸發(fā)器、六管MOS靜態(tài)存儲單元等，使學(xué)生能深入理解集成電路版圖設(shè)計的概念原理和設(shè)計方法。最后介紹版圖驗(yàn)證的基本思想及實(shí)現(xiàn)，包括設(shè)計規(guī)則的檢查(DRC),電路參數(shù)的檢查(ERC),網(wǎng)表一致性檢查(LVS),指導(dǎo)學(xué)生使用ZeniVERI等工具進(jìn)行版圖驗(yàn)證、查錯和修改。7]

 

集成電路版圖設(shè)計的教學(xué)目標(biāo)是：

 

第熟練掌握華大EDA軟件的原理圖編輯器ZeniSE、版圖編輯模塊ZeniPDT以及版圖驗(yàn)證模塊ZeniVER丨等工具的使用;了解工藝庫的概念以及工藝庫文件technology的設(shè)置，能識別基本單元的版圖，根據(jù)版圖信息初步提取出相應(yīng)的邏輯圖并修改，利用EDA工具ZSE畫出電路圖并說明其功能，能夠根據(jù)版圖提取單元電路的原理圖。

 

第二，能夠編寫設(shè)計版圖驗(yàn)證命令文件(commandfile)。版圖驗(yàn)證需要四個文件(DRC文件、ERC文件、NE文件和LVS文件)來支持，要求學(xué)生能夠利用ZeniVER丨進(jìn)行設(shè)計規(guī)則檢查DRC驗(yàn)證并修改版圖、電學(xué)規(guī)則檢查(ERC)、版圖網(wǎng)表提取(NE)、利用LDC工具進(jìn)行LVS驗(yàn)證，利用LDX工具進(jìn)行LVS的查錯及修改等。

 

第三，能夠基本讀懂和理解版圖設(shè)計規(guī)則文件的含義。版圖設(shè)計規(guī)則規(guī)定了集成電路生產(chǎn)中可以接受的幾何尺寸要求和可以達(dá)到的電學(xué)性能，這些規(guī)則是電路設(shè)計師和工藝工程師之間的_種互相制約的聯(lián)系手段，版圖設(shè)計規(guī)則的目的是使集成電路設(shè)計規(guī)范化，并在取得最佳成品率和確保電路可靠性的前提下利用這些規(guī)則使版圖面積盡可能做到最小。

 

第四，了解版圖庫的概念。采用半定制標(biāo)準(zhǔn)單元方式設(shè)計版圖，需要有統(tǒng)一高度的基本電路單元版圖的版圖庫來支持，這些基本單元可以是不同類型的各種門電路，也可以是觸發(fā)器、全加器、寄存器等功能電路，因此，理解并學(xué)會版圖庫的建立也是版圖設(shè)計教學(xué)的一個重要內(nèi)容。

 

三、CMOS反相器的版圖設(shè)計的教學(xué)實(shí)例介紹

 

下面以一個標(biāo)準(zhǔn)CMOS反相器來簡單介紹一下集成電路版圖設(shè)計的一般流程。

 

1.內(nèi)容和要求

 

根據(jù)CMOS反相器的原理圖和剖面圖，初步確定其版圖;使用EDA工具PDT打開版圖編輯器;在版圖編輯器上依次畫出P管和N管的有源區(qū)、多晶硅及接觸孔等;完成必要的連線并標(biāo)注輸入輸出端。

 

2.設(shè)計步驟

 

根據(jù)CMOS反相器的原理圖和剖面圖，在草稿紙上初步確定其版圖結(jié)構(gòu)及構(gòu)成;打開終端，進(jìn)入pdt文件夾，鍵入pdt,進(jìn)入ZeniPDT版圖編輯器;讀懂版圖的層次定義的文件，確定不同層次顏色的對應(yīng)，熟悉版圖編輯器各個命令及其快捷鍵的使用;在版圖編輯器上初步畫出反相器的P管和N管;檢查畫出的P管和N管的正確性，并作必要的修改，然后按照原理圖上的連接關(guān)系作相應(yīng)的連線，最后檢查修改整個版圖。

 

3.版圖驗(yàn)證

 

打開終端，進(jìn)入zse文件夾，鍵入zse,進(jìn)入ZeniSE原理圖編輯器，正確畫出CMOS反相器的原理圖并導(dǎo)出其網(wǎng)表文件;調(diào)出版圖設(shè)計的設(shè)計規(guī)則文件，閱讀和理解其基本語句的含義，對其作相應(yīng)的路徑和文件名的修改以滿足物理驗(yàn)證的要求;打開終端，進(jìn)入pdt文件夾，鍵入pdt，進(jìn)入ZeniPDT版圖編輯器，調(diào)出CMOS反相器的版圖，在線進(jìn)行DRC驗(yàn)證并修改版圖;對網(wǎng)表一致性檢查文件進(jìn)行路徑和文件名的修改，利用LDC工具進(jìn)行LVS驗(yàn)證;如果LVS驗(yàn)證有錯，貝懦要調(diào)用LDX工具，對版圖上的錯誤進(jìn)行修改。

 

4.設(shè)計提示

 

要很好的理解版圖設(shè)計的過程和意義，應(yīng)對MOS結(jié)構(gòu)有一個深刻的認(rèn)識;需要對器件做襯底接觸，版圖實(shí)現(xiàn)上襯底接觸直接做在電源線上;接觸孔的大小應(yīng)該是一致的，在不違反設(shè)計規(guī)則的前提下,接觸孔應(yīng)盡可能的多，金屬的寬度應(yīng)盡可能寬;繪制圖形時可以多使用〃復(fù)制"操作，這樣可以大大縮小工作量，且設(shè)計的圖形滿足要求并且精確;注意P管和N管有源區(qū)的大小，一般在版圖設(shè)計上，P管和N管大小之比是2:1;注意整個版圖的整體尺寸的合理分配，不要太大也不要太小;注意不同的層次之間應(yīng)該保持一定的距離，層次本身的寬度的大小要適當(dāng)，以滿足設(shè)計規(guī)則的要求。四、基本MOS差分放大器版圖設(shè)計的設(shè)計實(shí)例介紹在基本MOS差分放大器的版圖設(shè)計中，要求學(xué)生理解構(gòu)成差分式輸入結(jié)構(gòu)的原理和組成結(jié)構(gòu)，畫出相應(yīng)的電路原理圖，進(jìn)行ERC檢查，然后根據(jù)電路原理圖用PDT工具上繪制與之對應(yīng)的版圖。當(dāng)將基本的版圖繪制好之后，對版圖里的輸入、輸出端口以及電源線和地線進(jìn)行標(biāo)注，然后利用幾何設(shè)計規(guī)則文件進(jìn)行在線DRC驗(yàn)證，利用版圖與電路圖的網(wǎng)表文件進(jìn)行LVS檢查，修改其中的錯誤并優(yōu)化版圖，最后全部通過檢查，設(shè)計完成。

 

五、結(jié)束語

 

集成電路版圖設(shè)計的教學(xué)環(huán)節(jié)使學(xué)生鞏固了集成電路設(shè)計方面的理論知識，提高了學(xué)生在集成電路設(shè)計過程中分析問題和解決問題的能力，為今后的職業(yè)生涯和研究工作打下堅實(shí)的基礎(chǔ)。因此，在今后的教學(xué)改革工作中，除了要繼續(xù)提高教師的理論教學(xué)水平外，還必須高度重視以EDA工具和設(shè)計流程為核心的實(shí)踐教學(xué)環(huán)節(jié)，努力把課堂教學(xué)和實(shí)際設(shè)計應(yīng)用緊密結(jié)合在一起，培養(yǎng)學(xué)生的實(shí)際設(shè)計能力，開闊學(xué)生的視野，在實(shí)驗(yàn)項(xiàng)目和實(shí)驗(yàn)內(nèi)容上進(jìn)行新的探索和實(shí)踐。

 

參考文獻(xiàn)：

 

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[2]段智勇，弓巧俠，羅榮輝，等.集成電路設(shè)計人才培養(yǎng)課程體系改革[J].電氣電子教學(xué)學(xué)報,2010,(5):25-26.

 

[3]唐俊龍，唐立軍，文勇軍，等.完善集成電路設(shè)計應(yīng)用型人才培養(yǎng)實(shí)踐教學(xué)的探討J].中國電力教育,2011,(34):35-36.

 

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[5]竇建華，毛劍波，易茂祥九天”EDA軟件在"中國芯片工程〃中的作用[J].合肥工業(yè)大學(xué)學(xué)報(社會科學(xué)版),2008,(6):154-156.

 

[6]易茂祥，毛劍波，楊明武，等.基于華大EDA軟件的實(shí)驗(yàn)教學(xué)研究[J].實(shí)驗(yàn)科學(xué)與技術(shù)，2006,(5):71-73.

集成電路的設(shè)計方法及步驟范文第3篇

【關(guān)鍵詞】集成電路；失效分析；電性分析；物理分析

失效分析就是判斷失效的模式，查找失效原因，弄清失效機(jī)理，并且預(yù)防類似失效情況再次發(fā)生。集成電路失效分析在提高集成電路的可靠性方面有著至關(guān)重要的作用，對集成電路進(jìn)行失效分析可以促進(jìn)企業(yè)糾正設(shè)計、實(shí)驗(yàn)和生產(chǎn)過程中的問題，實(shí)施控制和改進(jìn)措施，防止和減少同樣的失效模式和失效機(jī)理重復(fù)出現(xiàn)，預(yù)防同類失效現(xiàn)象再次發(fā)生。本文主要講述集成電路失效分析的技術(shù)和方法。

1.集成電路失效分析步驟

集成電路的失效分析分為四個步驟。在確認(rèn)失效現(xiàn)象后，第一步是開封前檢查。在開封前要進(jìn)行的檢查都是無損失效分析。開封前會進(jìn)行外觀檢查、X光檢查以及掃描聲學(xué)顯微鏡檢查。第二步是打開封裝并進(jìn)行鏡檢。第三步是電性分析。電性分析包括缺陷定位技術(shù)、電路分析以及微探針檢測分析。第四步是物理分析。物理分析包括剝層、聚焦離子束（FIB）、掃描電子顯微鏡（SEM）、透射電子顯微鏡（TEM）以及VC定位技術(shù)。通過上述分析得出分析結(jié)論，完成分析報告，將分析報告交給相關(guān)技術(shù)人員。相關(guān)技術(shù)人員根據(jù)相應(yīng)的缺陷進(jìn)行改進(jìn)，以此來實(shí)現(xiàn)對集成電路失效分析的意義。

2.無損失效分析技術(shù)

所謂無損失效分析，就是在不損害分析樣品，不去掉芯片封裝的情況下，對該樣品進(jìn)行失效分析。無損失效分析技術(shù)包括外觀檢查、X射線檢查和掃描聲學(xué)顯微鏡檢查。在外觀檢查中，主要是憑借肉眼檢查是否有明顯的缺陷，如塑脂封裝是否開裂，芯片的管腳是否接觸良好等等。X射線檢查則是利用X射線的透視性能對被測樣品進(jìn)行X射線照射，樣品的缺陷部分會吸收X射線，導(dǎo)致X射線照射成像出現(xiàn)異常情況。X射線檢測主要是檢測集成電路中引線損壞的問題，根據(jù)電子器件的大小及電子器件構(gòu)造情況選擇合適的波長，這樣就會得到合適的分辨率。而掃描聲學(xué)顯微鏡檢測是利用超聲波探測樣品內(nèi)部的缺陷，主要原理是發(fā)射超聲波到樣品內(nèi)部，然后由樣品內(nèi)部返回。根據(jù)反射時間以及反射距離可以得到檢測波形，然后對比正常樣品的波形找出存在缺陷的位置。這種檢測方法主要檢測的是由于集成電路塑封時水氣或者高溫對器件的損壞，這種損壞常為裂縫或者是脫層。相對于有損失效分析方法的容易損壞樣品、遺失樣品信息的缺點(diǎn)，無損失效分析技術(shù)有其特有的優(yōu)勢，是集成電路失效分析的重要技術(shù)。[1]

3.有損失效分析技術(shù)

無損失效分析技術(shù)只能對集成電路的明顯缺陷做出判斷，而對于存在于芯片內(nèi)部電路上的缺陷則無能為力。所以就要進(jìn)行有損失效分析，有損失效分析技術(shù)包括打開封裝、電性分析以及物理分析。

3.1 打開封裝

有損失效分析首先是對集成電路進(jìn)行開封處理，開封處理要做到不損壞芯片內(nèi)部電路。根據(jù)對集成電路的封裝方式或分析目的不同，采取相應(yīng)的開封措施。方法一是全剝離法，此法是將集成電路完全損壞，只留下完整的芯片內(nèi)部電路。缺陷是由于內(nèi)部電路和引線全部被破壞，將無法進(jìn)行通電動態(tài)分析。方法二是局部去除法，此法是利用研磨機(jī)研磨集成電路表面的樹脂直到芯片。優(yōu)點(diǎn)是開封過程中不損壞內(nèi)部電路和引線，開封后可以進(jìn)行通電動態(tài)分析。方法三是全自動法，此法是利用硫酸噴射來達(dá)到局部去除法的效果。[2]

3.2 電性分析

電性分析技術(shù)包括缺陷定位、電路分析以及微探針檢測分析。

3.2.1 缺陷定位

定位具體失效位置在集成電路失效分析中是一個重要而困難的項(xiàng)目，只有在對缺陷的位置有了明確定位后，才能繼而發(fā)現(xiàn)失效機(jī)理以及缺陷的特性。缺陷定位技術(shù)的應(yīng)用是缺陷定位的關(guān)鍵。Emission顯微鏡技術(shù)、OBIRCH（Optical Beam Induce Resistance Change）技術(shù)以及液晶熱點(diǎn)檢測技術(shù)為集成電路失效分析提供了快捷準(zhǔn)確的定位方法。

Emission顯微鏡具有非破壞性和快速精準(zhǔn)定位的特性。它使用光子探測器來檢測產(chǎn)生光電效應(yīng)的區(qū)域。由于在硅片上發(fā)生損壞的部位，通常會發(fā)生不斷增長的電子-空穴再結(jié)合而產(chǎn)生強(qiáng)烈的光子輻射。因而這些區(qū)域可以通過Emission顯微鏡技術(shù)檢測到。OBIRCH技術(shù)是利用激光束感應(yīng)材料電阻率變化的測試技術(shù)。對不同材料經(jīng)激光束掃描可測得不同的材料阻值的變化；對于同一種材料若材料由于某種因素導(dǎo)致變性后，同樣也可測得這一種材質(zhì)電阻率的變化。我們就是借助于這一方法來探測金屬布線內(nèi)部的那些可靠患。液晶熱點(diǎn)檢測是一種非常有效的分析手段，主要是利用液晶的特性來進(jìn)行檢測。但液晶熱點(diǎn)檢測技術(shù)的要求較高，尤其是對于液晶的選擇，只有恰當(dāng)?shù)囊壕Р拍苁箼z測工作順利進(jìn)行。液晶熱點(diǎn)檢測設(shè)備一般由偏振顯微鏡、可以調(diào)節(jié)溫度的樣品臺以及控制電路構(gòu)成。在由晶體各向異性轉(zhuǎn)變?yōu)榫w各向同性時所需要的臨界溫度的能量要很小，以此來提高靈敏度。同時相變溫度應(yīng)控制在30-90攝氏度的可操作范圍內(nèi)，偏振顯微鏡要在正交偏振光下使用，這樣可以提高液晶相變反應(yīng)的靈敏度。[3]

3.2.2 電路分析

電路分析就是根據(jù)芯片電路的版圖和原理圖，結(jié)合芯片失效現(xiàn)象，逐步縮小缺陷部位的電路范圍，最后是利用微探針檢測技術(shù)來定位缺陷器件，從而達(dá)到對于缺陷器件定位的要求。

3.2.3 微探針檢測技術(shù)

微探針的作用是測量內(nèi)部器件上的電參數(shù)值，如工作點(diǎn)電壓、電流、伏安特性曲線等。微探針檢測技術(shù)一般是伴隨電路分析配合使用的，兩者的結(jié)合可以較快的搜尋失效器件。

3.3 物理分析

物理分析技術(shù)包括聚焦離子束、掃描電子顯微鏡、透射電子顯微鏡以及VC定位技術(shù)。

3.3.1 聚焦離子束（FIB）

聚焦離子束就是利用電透鏡將離子束聚焦成為微小尺寸的顯微切割器，聚焦離子束系統(tǒng)由離子源、離子束聚焦和樣品臺組成。聚焦離子束的主要應(yīng)用是對集成電路進(jìn)行剖面，傳統(tǒng)的方法是手工研磨或者是采用硫酸噴劑，這兩種方法雖然可以得到剖面，但是在日益精細(xì)的集成電路中，手工操作速度慢而且失誤率高，所以這兩種方法顯然不適用。聚焦離子束的微細(xì)精準(zhǔn)切割結(jié)合掃描電子顯微鏡高分辨率成像就可以很好的解決剖面問題。聚焦離子束對被剖面的集成電路沒有限制，定位精度可以達(dá)到0.1um以下，同時剖面過程中集成電路受到的應(yīng)力很小，完整地保存了集成電路，使得檢測結(jié)果更加準(zhǔn)確。

3.3.2 掃描電子顯微鏡（SEM）

掃描電子顯微鏡作為一種高分辨率的微觀儀器，在集成電路的失效分析中有著很好的運(yùn)用。掃描電子顯微鏡是由掃描系統(tǒng)和信號檢測放大系統(tǒng)組成，原理是利用聚焦的電子束轟擊器件表面從而產(chǎn)生許多電子信號，將這些電子信號放大作為調(diào)制信號，連接熒光屏便可得到器件表面的圖像。對于不同層次的信號采集可以選用不同的電子信號，那樣所得到的圖像也將不同。

3.3.3 透射電子顯微鏡（TEM）

透射電子顯微鏡的分辨率可以達(dá)到0.1nm，其大大優(yōu)于掃描電子顯微鏡。集成電路的器件尺寸在時代的發(fā)展中變得越來越小，運(yùn)用透射電子顯微鏡可以更好的研究產(chǎn)品性能，在集成電路失效分析中，透射電子顯微鏡可以清晰地分析器件缺陷。透射電子顯微鏡將更好地滿足集成電路失效分析對檢測工具的解析度要求。

3.3.4 VC定位技術(shù)

前文講述的利用Emission/OBIRCH/液晶技術(shù)來定位集成電路中的失效器件，在實(shí)際應(yīng)用過程中熱點(diǎn)的位置往往面積偏大，甚至?xí)x失效點(diǎn)幾十個微米，這就需要一種更精確的定位技術(shù)，可以把失效范圍進(jìn)一步縮小。VC（Voltage Contrast）定位技術(shù)基于SEM或FIB，可以把失效范圍進(jìn)一步縮小，很好地解決了這一難題。VC定位技術(shù)是利用SEM或者FIB的一次電子束或離子束在樣品表面進(jìn)行掃描。硅片表面不同部位具有不同電勢，表現(xiàn)出來不同的明亮對比度。VC定位技術(shù)可以通過檢測不同的明亮對比度，找出異常亮度的點(diǎn)，從而定位失效點(diǎn)的位置。

4.總結(jié)

我們認(rèn)識了常用的集成電路失效分析技術(shù)和方法，而更深刻地了解各種技術(shù)的應(yīng)用還需要在實(shí)際的分析工作當(dāng)中積累經(jīng)驗(yàn)，再認(rèn)識再提高。

參考文獻(xiàn)

[1]劉迪，陸堅，梁海蓮，顧曉峰.SOI專用集成電路的靜態(tài)電流監(jiān)測和失效分析[J].固體電子學(xué)研究與進(jìn)展，2013，2.

集成電路的設(shè)計方法及步驟范文第4篇

文獻(xiàn)［3］中提出了一種基于數(shù)據(jù)流優(yōu)化方法的全搜索運(yùn)動估計電路，將絕對差值和（SAD）的計算拆分成殘差值計算與SAD累加兩部分，并通過對傳統(tǒng)運(yùn)動估計運(yùn)算數(shù)據(jù)流的優(yōu)化，使設(shè)計能夠在相同的面積開銷下對比文獻(xiàn)［4］中減少近70％的帶寬消耗．電路的主要結(jié)構(gòu)包含了片上緩存，PE陣列以及數(shù)據(jù)流控制器，如圖1所示．圖1HEVC運(yùn)動估計電路結(jié)構(gòu)電路各模塊按所占面積在表1中列出，可以發(fā)現(xiàn)，電路中的存儲模塊（SRAM）總共占用了40．9％的面積．這樣的設(shè)計特征導(dǎo)致的直接結(jié)果會有非常多的長互連線存在于存儲模塊和邏輯模塊之間．

2、三維運(yùn)動估計電路的劃分方法

圖2中的連線表示所有SRAM與標(biāo)準(zhǔn)單元之間的信號線，由于SRAM集中在芯核（corearea）區(qū)域的右上角與右下角，而標(biāo)準(zhǔn)單元集中在芯核區(qū)域的左側(cè)及中部，所以需要大量長互連線連接這三塊區(qū)域．這些信號線具有較大的電容與電阻，導(dǎo)致讀寫SRAM的時序變差，且功耗也較大．本文將SRAM堆疊到標(biāo)準(zhǔn)單元區(qū)域的下方，使得原先相距較遠(yuǎn)的標(biāo)準(zhǔn)單元與SRAM輸入／輸出端口利用三維空間的優(yōu)勢縮短直線距離，避免了上述問題的發(fā)生．進(jìn)一步分析表1可得，PE陣列模塊占了芯核53．3％的區(qū)域．PE陣列共包含32×32個PE，以及一些加法器．每個PE的結(jié)構(gòu)如圖3所示，其由一個Router單元和一個Absolute單元組成，Router單元負(fù)責(zé)與鄰近的四個PE交換數(shù)據(jù)，而Absolute單元用來計算2個8bit數(shù)據(jù)差值的絕對值．這兩個單元分別占PE一半左右面積．每個PE都只與上下左右4個PE進(jìn)行數(shù)據(jù)交換，所以這些局部互連的長度很大程度上決定了整個PE陣列的互連總長度．假設(shè)這些局部互連從PE的中心出發(fā)，如果能將單個PE的面積減少一半，則理論上局部互連的總線長能減少到原先的70．7％。根據(jù)上述分析，本文將HEVC運(yùn)動估計電路分成4層（tier）．其中tier1和tier2包含了所有SRAM和數(shù)據(jù)流控制器，tier3包含了PE陣列中的1024個Router單元，tier4包含了PE陣列中的1024個Absolute單元和加法樹．Tier1為最低層，Tier4為最高層，各層均朝上．這樣，整個運(yùn)動估計電路被均勻地劃分到各層中，如表2所示．

3、三維運(yùn)動估計電路設(shè)計流程

本文使用SMIC65nm工藝提供的標(biāo)準(zhǔn)單元和SRAM，配合定制的硅通孔單元進(jìn)行設(shè)計．根據(jù)全球半導(dǎo)體技術(shù)發(fā)展路線圖［5］，硅通孔的尺寸定為1μm×1μm．本文使用的工具是DesignCompiler，En－counter和PrimeTime．以下將具體介紹各個設(shè)計步驟，著重介紹與二維集成電路設(shè)計不同的地方，圖4展示了整個設(shè)計流程．

3．1設(shè)計劃分

設(shè)計劃分的目的是將整個二維電路設(shè)計分割到三維多層設(shè)計中，以減小占用面積．劃分時需要根據(jù)設(shè)計電路進(jìn)行具體分析，注意均勻分配各層的面積，并且避免使用過多的硅通孔，因?yàn)楣柰讜~外占用標(biāo)準(zhǔn)單元的布局資源，且增加生產(chǎn)成本．本文針對HEVC運(yùn)動估計電路，根據(jù)第2節(jié)中的分析，將設(shè)計分為四層．

3．2綜合與布局

在三維電路設(shè)計中，綜合與布局的方法和二維電路設(shè)計相似．不同之處在于，綜合與布局，包括之后的后端步驟，都需要對每一層獨(dú)立進(jìn)行，就如同設(shè)計了四塊芯片．在綜合結(jié)束時，需要使用時序預(yù)算（TimingBudget）功能得到四個時序約束文件，以及四個網(wǎng)表文件．

3．3創(chuàng)建硅通孔

布局后需要創(chuàng)建硅通孔，將信號傳輸?shù)较聦樱疚拇_定硅通孔位置的方法是，首先使用工具進(jìn)行標(biāo)準(zhǔn)單元和SRAM的布局，然后使用腳本找到需要與下層通信的單元管腳位置，在其邊上創(chuàng)建一個硅通孔并將管腳信號分配到這個硅通孔上，這樣可以獲得最小線長．所有硅通孔都創(chuàng)建并分配好信號之后，需要將這些信息導(dǎo)出，以便下層tier在相應(yīng)位置的頂層金屬上創(chuàng)建frontbump與上層硅通孔相連．只有最上面的三層需要創(chuàng)建硅通孔．

3．4時鐘樹綜合

三維集成電路的時鐘樹綜合采用二維電路中層次化設(shè)計的方法，即先在每一個tier的時鐘信號端口的附近創(chuàng)建一個緩沖器，并利用這個緩沖器作為時鐘樹的根，為本層tier生成一棵時鐘樹．最后在底層tier設(shè)計完整時鐘樹時，將上面各層tier當(dāng)作數(shù)個宏模塊，并在配置文件中描述各宏模塊的時鐘樹特性，包括端口名、最大／最小上升延遲、最大／最小下降延遲和額外電容．其中額外電容用來描述硅通孔引入的電容．

3．4時序驗(yàn)證

為了驗(yàn)證三維集成電路的時序，首先需要得到各層tier的SPEF文件，其中包含了網(wǎng)表的電容、電阻等數(shù)據(jù)．在PrimeTime中導(dǎo)入各層SPEF文件，并設(shè)置合適的硅通孔電容電阻參數(shù)，即可進(jìn)行多層tier聯(lián)合時序驗(yàn)證．

3．5版圖設(shè)計結(jié)果

圖5展示了三維HEVC運(yùn)動估計電路的版圖設(shè)計結(jié)果，從上至下依次為tier4至tier1．每一層中的左圖展示了標(biāo)準(zhǔn)單元和SRAM的位置，而右圖展示了硅通孔的位置．其中上方兩層全部由標(biāo)準(zhǔn)單元組成，下方兩層主要由SRAM組成.5結(jié)果分析與比較本文為了定量分析三維集成電路帶來的各項(xiàng)優(yōu)勢，分別對二維運(yùn)動估計電路和三維運(yùn)動估計電路進(jìn)行了完整的設(shè)計．由于集成電路的設(shè)計是各項(xiàng)指標(biāo)之間的平衡（trade－off），在不同的約束下，會得到不同結(jié)果，本文在假設(shè)二維電路的面積與三維電路四層tier的總面積相等，且時鐘約束都為250MHz的情況下，對比其線長、功耗等性能指標(biāo)．對比結(jié)果如表3所示，結(jié)果證明，三維HEVC運(yùn)動估計電路比二維電路減小了75％占用面積，14．4％總線長，17．1％平均線長和12．3％功耗．

4、結(jié)束語

集成電路的設(shè)計方法及步驟范文第5篇

關(guān)鍵詞：手工焊接質(zhì)量控制

中圖分類號：O213文獻(xiàn)標(biāo)識碼： A

1.手工焊接方法

1.1手工焊接握電烙鐵的方法，有正握、反握及握筆式三種。焊接元器件及維修電路板時以握筆式較為方便。

1.2手工焊接一般分四步驟進(jìn)行。①準(zhǔn)備焊接：清潔被焊元件處的積塵及油污，再將被焊元器件周圍的元器件左右掰一掰，讓電烙鐵頭可以觸到被焊元器件的焊錫處，以免烙鐵頭伸向焊接處時燙壞其他元器件。焊接新的元器件時，應(yīng)對元器件的引線鍍錫。②加熱焊接：將沾有少許焊錫和松香的電烙鐵頭接觸被焊元器件約幾秒鐘。若是要拆下印刷板上的元器件，則待烙鐵頭加熱后，用手或鑷子輕輕拉動元器件，看是否可以取下。③清理焊接面：若所焊部位焊錫過多，可將烙鐵頭上的焊錫甩掉（注意不要燙傷皮膚，也不要甩到印刷電路板上?。霉饫渝a頭"沾"些焊錫出來。若焊點(diǎn)焊錫過少、不圓滑時，可以用電烙鐵頭"蘸"些焊錫對焊點(diǎn)進(jìn)行補(bǔ)焊。④檢查焊點(diǎn)：看焊點(diǎn)是否圓潤、光亮、牢固，是否有與周圍元器件連焊的現(xiàn)象。

2.焊接質(zhì)量不高的原因

2.1手工焊接對焊點(diǎn)的要求是：①電連接性能良好；②有一定的機(jī)械強(qiáng)度；③光滑圓潤。

2.2造成焊接質(zhì)量不高的常見原因是：①焊錫用量過多，形成焊點(diǎn)的錫堆積；焊錫過少，不足以包裹焊點(diǎn)。②冷焊。焊接時烙鐵溫度過低或加熱時間不足，焊錫未完全熔化、浸潤、焊錫表面不光亮（不光滑），有細(xì)小裂紋（如同豆腐渣一樣?。＂蹔A松香焊接，焊錫與元器件或印刷板之間夾雜著一層松香，造成電連接不良。若夾雜加熱不足的松香，則焊點(diǎn)下有一層黃褐色松香膜；若加熱溫度太高，則焊點(diǎn)下有一層碳化松香的黑色膜。對于有加熱不足的松香膜的情況，可以用烙鐵進(jìn)行補(bǔ)焊。對于已形成黑膜的，則要"吃"凈焊錫，清潔被焊元器件或印刷板表面，重新進(jìn)行焊接才行。④焊錫連橋。指焊錫量過多，造成元器件的焊點(diǎn)之間短路。這在對超小元器件及細(xì)小印刷電路板進(jìn)行焊接時要尤為注意。⑤焊劑過量，焊點(diǎn)明圍松香殘渣很多。當(dāng)少量松香殘留時，可以用電烙鐵再輕輕加熱一下，讓松香揮發(fā)掉，也可以用蘸有無水酒精的棉球，擦去多余的松香或焊劑。⑥焊點(diǎn)表面的焊錫形成尖銳的突尖。這多是由于加熱溫度不足或焊劑過少,以及烙鐵離開焊點(diǎn)時角度不當(dāng)浩成的。

3.易損元器件的焊接

易損元器件是指在安裝焊接過程中，受熱或接觸電烙鐵時容易造成損壞的元器件。例如，有機(jī)鑄塑元器件、MOS集成電路等。易損元器件在焊接前要認(rèn)真作好表面清潔、鍍錫等準(zhǔn)備工作，焊接時切忌長時間反復(fù)燙焊，烙鐵頭及烙鐵溫度要選擇適當(dāng)，確保一次焊接成功。此外，要少用焊劑，防止焊劑侵人元器件的電接觸點(diǎn)（例如繼電器的觸點(diǎn)）。焊接MOS集成電路最好使用儲能式電烙鐵，以防止由于電烙鐵的微弱漏電而損壞集成電路。由于集成電路引線間距很小，要選擇合適的烙鐵頭及溫度，防止引線間連錫。焊接集成電路最好先焊接地端、輸出端、電源端，再焊輸入端。對于那些對溫度特別敏感的元器件，可以用鑷子夾上蘸有元水乙醇（酒精）的棉球保護(hù)元器件根部，使熱量盡量少傳到元器件上

4.結(jié)論

掌握好手工焊接方法和技巧是提高焊接質(zhì)量之關(guān)鍵。