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一電路設計與實現(xiàn)

國內(nèi)已有的研究文獻，只是對仲裁器PUF進行了改進，但并沒有提高仲裁器PUF在不同芯片中的差異性以及系統(tǒng)的穩(wěn)定性，也未對具體的應用進行描述。對此，本文設計了由多路仲裁器PUF電路、多數(shù)表決器和運算門陣列三部分組成的防克隆電路，用以解決上述問題。

1多路仲裁器PUF電路設計

仲裁器使用D觸發(fā)器，D觸發(fā)器不易進入亞穩(wěn)態(tài)。即使信號傳輸?shù)难訒r差小于D觸發(fā)器建立時間，它的輸出也是一個穩(wěn)定的狀態(tài)，不是‘1’就是‘0’。但根據(jù)以往研究者的資料和實際實驗測試，使用了D觸發(fā)器的仲裁器PUF存在以下的問題:相同電路在不同芯片間的傳輸延時差異性減小，張俊欽等人測得該差異產(chǎn)生的概率約為11.2%;針對此問題，文中共設計了8支仲裁器PUF電路。每支仲裁器PUF由128個開關單元組成，結(jié)構(gòu)完全一致，但選擇位F(0．．．127)不同。左半部分為8支仲裁器PUF，右半部分為其中一支仲裁器PUF的局部放大圖。F［0］～F［10］為一部分選擇位，“信號輸入”代表仲裁器PUF的輸入端，“信號輸出”代表仲裁器PUF的輸出端。每一支仲裁器PUF電路都通過運算門陣列與被保護電路的輸出進行運算。因此，只要有一支電路的延時差發(fā)生差異，最終的輸出都會發(fā)生變化。而最終的輸出發(fā)生變化的概率，即8支電路中至少有一支在不同芯片中產(chǎn)生延時差異的概率為1－1－0．()1128=61.34%。理論上，PUF的數(shù)量越多，上述的概率就越高，但考慮到FPGA資源有限，過多的PUF電路會占用過多的空間，因此只設計了8支電路，而此概率已遠遠高于D.Lim等人得到的23%的概率。在設計中，通過分析不同的選擇位對應的響應，確定每支PUF電路的選擇位，使得輸出結(jié)果中，各有4支電路的輸出為‘1’和‘0’，保持了‘1’和‘0’的均衡性，從而加大敵方破解的難度。經(jīng)過實驗，使用8支電路達到了預期的效果。此外，仲裁器PUF的輸出取決于上下兩條線路的延時差，而電路的布局布線對延時有很大的影響。每次進行重新編譯時，布局布線都有可能發(fā)生改變，導致延時差發(fā)生變化，從而引起輸出的改變。同時，即使在同一塊芯片中，也可能存在著工藝不均勻的情況，所以仲裁器PUF布局在不同的位置，就可能會產(chǎn)生不同的輸出?？紤]到這點，在實際操作中，本文使用了Altera公司QuartusII的高級功能邏輯鎖(LogicLock)，將設計好的仲裁器PUF電路鎖定在了芯片的固定區(qū)域內(nèi)，減小了布局布線及芯片不均勻產(chǎn)生的影響，同時給被保護電路的設計留出了足夠的芯片資源，使得兩者不會產(chǎn)生干擾，還有利于團隊的分工和協(xié)作，提高效率。

2多數(shù)表決器為保證系統(tǒng)穩(wěn)定

要求仲裁器PUF在同一芯片中對同一激勵的響應保持恒定。在實際應用中，氣溫變化與電壓不穩(wěn)是電子設備面臨的兩個最大難題，仲裁器PUF也不能例外。盡管D.Lim等人測得仲裁器PUF在同一芯片中對同一激勵的響應發(fā)生變化的概率只有0.7%，但該數(shù)據(jù)是在溫度范圍為40～70℃，電壓變化幅度為±2%的情況下測得的。若電子設備要求必須能在極端環(huán)境下正常工作，上述測試環(huán)境下的數(shù)據(jù)顯然不能滿足要求。因此必須進行電路設計，保證輸出的穩(wěn)定性。借鑒文獻提到的方法，對每一支仲裁器PUF在同一激勵下的多次響應進行寄存，然后對寄存的響應進行多數(shù)表決。由此可以有效避免因外部環(huán)境變化而對輸出產(chǎn)生的影響。其中多數(shù)表決器由VHDL寫成，并生成符號(symbol)，與仲裁器PUF在原理圖環(huán)境中進行編譯，

3運算門陣列運算門陣列是防克隆的重要部分

由與門、或門組成，每個邏輯門都連接著一根仲裁器PUF的輸出線與一根被保護電路的輸出線。若邏輯門連接的仲裁器PUF的輸出為‘1’，則該邏輯門為“與門”;若仲裁器PUF的輸出為‘0’，則該邏輯門為“或門”

二實驗結(jié)果與分析

將上述設計方案在AlteraCycloneII系列EP2C8Q208C8N上進行了驗證，開發(fā)軟件為Quar-tusII，開發(fā)語言為VHDL，被保護電路取為經(jīng)典的DDS正弦信號發(fā)生器電路，該DDS正弦信號發(fā)生器為10bit輸出。DDS的輸出與仲裁器PUF的輸出經(jīng)過“運算門陣列”的運算之后，使用Quartus的嵌入式邏輯分析儀SignalTapII，觀察輸出波形。經(jīng)過實驗，分析儀SignalTapII，觀察輸出波形。經(jīng)過實驗，得到更換FPGA前后的輸出結(jié)果。圖10中，上面的波形為正常的DDS正弦波，下面的為更換了同型號的另一塊FPGA之后的輸出波形。通過比較可以發(fā)現(xiàn)，更換芯片之前正弦波輸出正常;而更換之后，由于制造工藝的差異，仲裁器PUF的輸出產(chǎn)生了變化，導致經(jīng)過運算門陣列運算之后，原本正常的正弦波輸出發(fā)生了改變。結(jié)果證明，所設計的防克隆電路具有實用性和有效性，可以在保護武器裝備安全方面發(fā)揮一定作用。

三結(jié)論

針對電子設備中SRAMFPGA防克隆問題，設計了多路仲裁器PUF電路、移位寄存器和運算門陣列，提高了輸出ID的穩(wěn)定性。并在FPGA開發(fā)平臺上進行了防克隆功能的驗證。然而，僅僅只有仲裁器PUF還不足以為電子設備安全提供足夠的保護。在之后的研究中，作者將考慮將不同結(jié)構(gòu)的PUF電路聯(lián)合起來使用，并不斷改進以探索新型的PUF結(jié)構(gòu)，研究的重點將放在提高PUF輸出的穩(wěn)定性，以及不同芯片間的差異性上。

作者：丁浩王建業(yè)呂方旭單位：空軍工程大學